
비효율적 연산 줄인 샘플링 레이트 변환기 개발
AI 요약
기존 샘플링 레이트 변환기는 가변적인 필터 길이와 제로패딩 데이터 처리의 비효율성으로 인해 하드웨어 리소스 및 연산량 증가 문제가 있었습니다. 본 발명은 이러한 문제를 해결하기 위해 필터계수 중 서브 필터계수를 활용하는 샘플링 레이트 변환 기술을 제안합니다. 이 기술은 복수의 업샘플러들을 포함하며, 샘플지연기, 제로패딩기, 제1 필터 및 제2 필터의 구성으로 이루어져 있습니다. 특히, L개의 서브 필터계수를 이용하여 제로패딩 데이터에 대한 비효율적인 연산을 획기적으로 줄이고, 전체 하드웨어 리소스 사용량을 대폭 감소시킬 수 있습니다. 이를 통해 더욱 효율적이고 경제적인 디지털 신호 처리가 가능합니다.
기본 정보
기술명 | |
샘플링 레이트 변환기 | |
기관명 | |
서강대학교산학협력단 | |
대표 연구자 | 공동연구자 |
송태경 | - |
출원번호 | 등록번호 |
1020190065362 | 1024881680000 |
권리구분 | 출원일 |
특허 | 2019.06.03 |
중요 키워드 | |
디지털 신호 처리데이터 처리 효율필터 설계 기술서브 필터계수정보 변환 기술제로패딩 최적화샘플링 레이트 변환기반도체 소자샘플링 주파수고효율 변환신호 변환 장치하드웨어 리소스 절감다운샘플링업샘플링연산 효율 증대디지털신호 |
기술완성도 (TRL)
기본원리 파악
기본개념 정립
기능 및 개념 검증
연구실 환경 테스트
유사환경 테스트
파일럿 현장 테스트
상용모델 개발
실제 환경 테스트
사업화 상용운영
기술 소개
매도/매수 절차
기술이전 상담신청
연구자 미팅
기술이전 유형결정
계약서 작성 및 검토
계약 및 기술료 입금

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