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딥러닝, IoT 시대에 반도체 전력 사용량이 급증하며 저전력 고성능 트랜지스터의 필요성이 커지고 있습니다. 기존 터널링 트랜지스터는 문턱전압 이하 기울기(SS) 증가 및 모서리 터널링으로 인한 스위칭 성능 저하라는 한계를 가지고 있습니다. 본 기술은 유전체층 내에 트랩층을 형성하여 게이트 수직 방향의 밴드간 터널링 구간을 증가시키고, 소스-게이트 중첩 영역에서의 기생 터널링을 억제합니다. 이로써 트랜지스터의 스위칭 특성을 획기적으로 향상시켜 저전력 고성능 반도체 소자 구현에 기여합니다.
기술명 | |
터널링 전계효과 트랜지스터 및 이의 제조방법 | |
기관명 | |
서강대학교산학협력단 | |
대표 연구자 | 공동연구자 |
최우영 | - |
출원번호 | 등록번호 |
1020200172041 | 1025707310000 |
권리구분 | 출원일 |
특허 | 2020.12.10 |
중요 키워드 | |
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