
초저전력 고효율 터널링 전계 효과 트랜지스터 개발
AI 요약
기존 MOSFET의 물리적 한계와 터널링 전계 효과 트랜지스터(TFET)의 낮은 성능 문제를 해결하기 위한 혁신적인 TFET 제조 기술을 소개합니다. 본 기술은 Si 및 SiGe 층을 활용한 핀 구조체 기반의 새로운 트랜지스터 제조 방법을 제시합니다. 특히, 복수의 브릿지 채널 형성 및 Ge 주입 공정을 통해 터널링 효율과 면적을 획기적으로 증가시키고 게이트의 채널 장악력을 개선합니다. 이를 통해 초저전력 및 고에너지 효율의 TFET를 구현하여 비약적인 전류 향상을 달성합니다. 간소화된 공정으로 저비용 고성능 차세대 반도체를 제조할 수 있는 길을 엽니다.
기본 정보
기술명 | |
터널링 전계 효과 트랜지스터 및 이의 제조 방법 | |
기관명 | |
아주대학교산학협력단서강대학교산학협력단 | |
대표 연구자 | 공동연구자 |
김상완 | - |
출원번호 | 등록번호 |
1020180063433 | 1020998960000 |
권리구분 | 출원일 |
특허 | 2018.06.01 |
중요 키워드 | |
반도체 제조 기술게이트 채널 장악력터널링 전계 효과 트랜지스터TFET초저전력 반도체SiGe 브릿지 채널밴드간 터널링Ge 응축저비용 공정시스템 반도체Ternell Corp핀 구조체차세대 반도체고에너지 효율전류 효율 개선반도체제조반도체소자 |
기술완성도 (TRL)
기본원리 파악
기본개념 정립
기능 및 개념 검증
연구실 환경 테스트
유사환경 테스트
파일럿 현장 테스트
상용모델 개발
실제 환경 테스트
사업화 상용운영
기술 소개
매도/매수 절차
기술이전 상담신청
연구자 미팅
기술이전 유형결정
계약서 작성 및 검토
계약 및 기술료 입금

서강대학교
보유 기술 로딩 중...
인기 게시물 로딩 중...